MOSFET由门(G)、漏极(D)、源极(S)和体(B)组成，有截止区、线性区和饱和区。

  本文介绍了MOSFET的物理实现和操作理论。MOSFET由NMOS和PMOS构成，有截止区、线性区和饱和区。图示了NMOS和PMOS的物理结构，以及针对不一样驱动电压的电流-电压曲线。还讨论了饱和区的细节，展示了NMOS和PMOS的漏极电流与漏极-源极电压之间的关系。

  晶体管是将输入电压转换为输出电流（或反之亦然）的器件，使模拟集成电路 (IC) 设计成为可能。如今，模拟 IC 主要使用金属氧化物半导体场效应晶体管，即 MOS 晶体管或 MOSFET。在本文中，我们将介绍 MOSFET 的物理实现及其工作原理。

  输入电压连接至栅极端子。电压电平决定漏极电流，即从漏极流向源极端子的电流。在NMOS晶体管中，漏极的电压通常高于源极的电压；PMOS 的情况正好相反。

  最后，我们有体端子，它连接到晶体管所在的基板。NMOS 晶体管的体端子连接到电路中尽可能低的电压（单电源系统中的接地），而 PMOS 体端子连接到最高电压电平（电路的 VDD）。

  在数字电路中，源极和体端子通常连接在一起。因此，您可能会看到示意图将 MOSFET 显示为仅具有栅极、源极和漏极的三端器件。

  图 2 比较了左侧 NMOS 晶体管与右侧 PMOS 晶体管的基本物理结构。两个晶体管均构建在轻掺杂 P 的硅衬底之上。这对于集成电路内的任何晶体管都是如此。

  图 2.NMOS 和 PMOS 晶体管的物理结构。图片由UT 达拉斯分校提供

  绝缘体（通常是二氧化硅）放置在硅衬底的顶部，并且由多晶硅或金属制成的栅极端子放置在绝缘体的顶部。这是为避免从栅极端子到源极、漏极和/或体端子的泄漏。

  对于 NMOS，源极端子和漏极端子是通过在衬底内创建高 N 掺杂区域来实现的。请注意，源极端子和漏极端子之间没有物理差异，因此它们能互换。这将我们带到了身体终端。为了提供良好的电连接，它被重掺杂，极性与基板相同。

  PMOS器件具有与NMOS相同的结构，但掺杂极性相反。PMOS 主体是整个 P 型衬底内的轻 N 掺杂区域，形成所谓的 N 阱。

  晶体管的宽度 (W) 和长度 (L) 会影响其其他特性。这在二维图中特别难看到，因此我添加了一个显示三维视图的图（图 3）。

  现在我们已研究了 MOSFET 的基本结构，接下来让我们深入了解其工作原理。

  MOSFET 的电气行为由其四个端子中每个端子的电压电平决定。对于图 4 中的 NMOS，栅极和漏极端子连接到独立的电压源。源极和主体接地。

  由于 NMOS 是 N 沟道器件，因此只有在源极和漏极之间形成电子沟道（因此为负掺杂）时，它才会传导电流。当栅极处于 0 V 时，源极和漏极之间没有沟道，因此没有电流流动。这称为截止区域。

  随着栅极电压 (VGS) 增加，电子被吸引到栅极下方的区域。最终，栅极电压变得足够正以形成沟道，并且电流开始从漏极传导到源极。发生这种情况的电压叫做阈值电压(Vth)。图 5 显示了漏极电流开始增加的阈值，以及随后的指数I-V曲线 中 NMOS 的漏极电流（y 轴）与栅极电压（x 轴）。图片由 Nicholas St. John 提供

  VGS必须大于Vth晶体管才能传导电流。当VGS小于Vth时，晶体管处于截止状态。

  PMOS 晶体管的工作方式相同，只是源极和体与最大电源电压相关（图 6）。

  PMOS晶体管的阈值电压为负。这在某种程度上预示着在晶体管开始导通之前，栅极电压必须比源极电压至少低阈值电压。图 7 绘制了图 6 中 PMOS 的栅极电压和漏极电流。

  图 7.PMOS 晶体管的漏极电流（y 轴）与栅极电压（x 轴）。图片由尼古拉斯·圣约翰提供

  正如我们所看到的，当 时，PMOS 传导更多电流。VGS变得大于 Vth。

  现在我们已介绍了VGS，是时候看看漏源电压 (VDS) 怎么样影响晶体管的电气行为。

  假设我们正在研究一个 NMOS，其中VGS>

  Vth，这在某种程度上预示着漏极和源极之间有一个电子通道。如果VDS大于0，电流开始流动。漏极电流将与VDS成比例增加，并且晶体管工作在线性区。该区域的其他常见名称包括三极管、欧姆和有源。

  W/L是晶体管的宽长比。对于 PMOS，方程几乎相同，但参考电压被翻转，μ 现在指的是空穴而不是电子：

  》。饱和区如果漏极电压继续增加，最终会达到漏极端子开始夹断的点，如图 8 所示。当发生这种情况时，漏极电流将不再像以前那样快速增加 — 事实上，失去与VDS的所有连接。此时晶体管进入饱和区，模拟 IC 中的 MOSFET 通常在此工作。

  从这个方程我们大家可以看出，一旦晶体管进入饱和状态，漏极电流就与漏极电压无关。只需调整VGS和晶体管尺寸即可减少变化并简化设计。在现实世界中，晶体管的非理想性意味着漏极电压仍然对漏极电流有一些影响。

  图 9 显示了NMOS 和 PMOS 晶体管的晶体管漏极电流与VDS（或V

  ）的关系。转入饱和区的时间约为 1.5 V。请注意，此时漏极电流曲线的斜率均为零。

  图 9.NMOS 和 PMOS 晶体管的漏极电流与VDS的关系。（宽/长）= 10 微米/2 微米。图片由尼古拉斯·圣约翰提供

  即使过驱动电压和晶体管尺寸相同，NMOS 晶体管电流也比 PMOS 大得多。这是因为硅中空穴的迁移率比电子的迁移率慢得多——前者为450 cm2/V·s，而后者为约 1300 cm2 /V·s。结果是 PMOS 漏极电流低得多。因此，许多互补 MOSFET (CMOS) 设计使用宽长比比 NMOS 晶体管大两到三倍的 PMOS 晶体管。